2nm世代のナノシート RibbonFET GAA構造の半導体とは

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RibbonFET Intel

半導体は2nm世代になると、ナノシート、RibbonFET、GAAの構造が採用されるとしています。
2011年にインテルが商用化した立体的なFinFET(Tri-gate)は半導体のゲートを、従来の平面的な構造から立体的な構造にしたものです。平面的な構造はプレナー型で、それ以降がFinFETでしたが、これをより先進的な構造にするのがナノシート(nanosheet)、RibbonFET、GAAという形状になります。
なお、2nmというのは単なるマーケティング用語でどこのサイズでもありません

半導体はゲートに電圧が加えられると、ソースからドレインに電流が流れます。ゲートとの接点が大きいほど効率が良くなりますが、平面的な構造の場合は、単純に面積を大きくするしかありませんでした。このゲートを立体的にすることで、上から見ると同じ表面積ながら、ゲートの接点を増やせるのがFinFETの考え方です。

平面的な構造はプレナー型などと呼ばれていますが、現在は先端半導体を製造する各社が立体的なFinFETを導入しています。この構造をいち早く商用化したインテルは当時Tri-gateと呼んでいましたが、現在は業界内での一般的な呼び名のFinFETを使用しています。

その後に来ると言われているのが、シート上のゲートを立体的に積み重ねるナノシート、RibbonFET、Gate All Around(GAA)です。統一した用語はまだ決まっていないようです。
これは、従来は平面だったゲートを、縦に引き延ばし立体的な形状がFinFETだったのが、シート状のゲートを縦に積み重ねるような形にします。

IBMが2021年に発表したナノシートの電子顕微鏡写真
2 nm technology as seen using transmission electron microscopy. 2 nm is smaller than the width of a single strand of human DNA. Courtesy of IBM.
IntelによるFinFETとRibbonFETの表面積

複数のシートで形成されるゲートが四方に囲まれる形になり、接点がより増え、縦に積み重ね出来るので、横にフィンを複数立てる形状よりも、表面積が小さくなります。小さな表面積でゲート面積が増やせ、さらにゲートを増やす際にも高さ方向に増やす形になるので、より高密度実装になり、高性能な半導体の製造が可能になります。

IntelのPowerVia

各社がこの新しい構造のプロセスを開発をしており、早ければ2025年頃に商用化する可能性があります。
インテルの場合は、RibbonFETというナノシートを採用する世代で、さらなる改良を加えてくるようです。従来はトランジスターレイヤーの上に、回路と電源が配置されていましたが、電源層をトランジスタの下部に配置する構造のPowerViaを、RibbonFET世代のIntel 20Aで投入するとしています。

その後に来るのが、このシートを横に並べるフォークシート(Forksheet)です。

半導体の微細化は原子のサイズに近づく事で、物理的な限界に近くなっていましたが、このような立体構造を使うなど、様々な改良で更なる進化を目指しています。

日本の新興半導体メーカーのラピダスが目指しているのが、この最先端なナノシート、RibbonFET、GAAによる量産です。
TSMC、インテル、Samsungなど各社は2次元のプレナーからFinFETへと、各世代でのプロセスの様々なノウハウの元に、改良を重ねながら、パートナー各社と、次世代技術の開発を行っています。工場すらなく、ノウハウの蓄積もない新興メーカーが、主要技術の供与を受けるとしても、どこもまだ量産化できていない高い目標を目指していることがよくわかると思います。

インテルによるRibbonFETの説明

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