半導体の製造プロセスにおけるx nmなどという表現は、半導体の微細化を示す数値とされ、一般的にはシリコン上の回路のどこかの幅がx nmになっていると言われ、英語では「Node Range」などと呼ばれています。
2023年現在、日本では2nmクラスの半導体開発をする会社に関する報道が多くなっていますが、この2nmというのは具体的にどこの長さなのでしょうか。
半導体製造プロセスにおける長さ、幅等は、ゲートピッチとかメタルピッチなど様々な基準があります。各社バラバラで、詳細はよくわからないため、この数字を基準に技術比較をするのは正しくありません。
半導体業界ではITRSというグループが国際的なロードマップを作成していました。このグループはInternational Roadmap for Devices and Systems(IRDS)になった物の、各社バラバラな状態は続いています。
なお、IRDSが指標としているMinimum Metal 1/2 pitch、Contacted poly half pitch、FinFET width等の数値自体は定期的に更新され、「Logic industry “Node Range” Labeling」などとした指標が公開されています。
2nmとかは単なるマーケティング用語
唯一言えるのは、2010年代くらいから各社が何かの半導体の製造プロセスに関して対外的に公表している、どこかの長さらしい x nmという数値はどこの数値でもないということです。
平面のプレナー型から、立体構造のFinFETの導入あたりで、この数値と実際の長さが変わったと考えるとわかりやすいと思います。インテルの場合では32nmから22nmへと変わった2011年に3-D Tri-Gate TransistorとしてFinFETを導入し、一足は早く立体構造を導入しました。
半導体の製造工程は複雑で、半導体誕生時から、より効率的になる新しい製造工程を数年毎に新たに導入し続けています。この中心となっているのが、回路自体を作る工程です。従来は公表されていた長さと同じだった回路のサイズを微細化することが、半導体の性能を決めるポイントの一つでした。
以前は90nm、42nm、32nm、22nm、14nm、10nmのような形で進化し、2010年代後半になると一桁nm台になり、2020年代後半に向けて2nmクラスに進化したプロセスノードへと業界全体が開発を続けています。
回路微細化の基準となるのが、1世代前から1つのトランジスタあたりの面積を半分にするという目標です。そのためには長さを10から7へと縮小させる必要があります。これをシュリンクとか、プロセスが進むとか表現します。
このようにして進んでいくと、42nm、32nm、22nm、14nm、10nm、7nm、5nm、3nm、2nmへとプロセスが小さくなっていきます。
実際にどこかのサイズがこのサイズで順次小さくなっていけば良いのですが、いつからか技術が一つ進んだだけで、この数字を一つ進めるという方向に変わってしまっているのが半導体業界の現状です。これは物理的にサイズを小さく出来なくなってしまったり、FinFETの用に立体的に製造する技術などが出てきて、単なる平面のサイズだけでは決められなくなったことが要因の一つです。
おおむね2010年代頃からの半導体製造プロセスのx nmという数字は、実際には従来同様に長さが短くなっていない物の、プロセスが進化しただけの理由で以前の基準と同じように数字だけを70%縮小させています。
つまり、実際にはどこのサイズもその長さにはなっていない、単なるマーケティング用語に変わってしまっている。そのようになったのが、2010年代くらいに各社がFinFET導入あたりということです。
今後、微細化の指標になるのはトランジスタ密度
実際に32nmや22nmが登場した2011年頃までは、この数字がどこかの物理的なサイズと言っても良いような状態でした。その後の14nmになると従来の基準で数字だけをシュリンクさせただけの「単なるマーケティング用語」のようになっています。
唯一信用できるのは電子顕微鏡の画像などを元に、自社の技術の優位性を示す研究発表論文などに書かれている、どこかのサイズです。2020年代の画像を見る限り、各社が10nm以下の製造プロセスとしているものでも、以前のサイズの基準として使われていたメタルピッチなどは20nm前後になっているようです。
この数字の先頭を走っていたインテルは10nm世代の導入に手間取り、その後の世代も他社に比べると遅れました。一方で、EUVの導入で先行するTSMCは、数字上のプロセスは2年おき程度に順調に推移していったため、マーケティング上の技術開発はインテルとの差が年々開いていきました。
従来はこの数字が小さいほど、進んだ製造技術を持っていることがわかりましたが、現状は各社バラバラで、単純に数字だけを比較してもどちらが優れているかはわかりません。
特に構造が立体的になる状況では、どんな技術を真っ先に取り入れたかなどが重要になってきますが、それも単純にはわからないです。
今後、どこかの幅らしき数字よりも基準として参考になるのが、トランジスタ密度です。
先端半導体の開発では、例えば22nmから14nmへと単純にすべて微細化すると、1世代前と同じトランジスタ構成の場合なら、面積が50%になり、トランジスタ密度が2倍になる。このような流れが微細化の本来の目標でムーアの法則そのものです。
本来は14nmから10nm、10nmから7nm、7nmから5nm、5nmから3nmと微細化していきます。この場合、14nmから3nmになると、1mm2あたりのトランジスタ密度は4,000万から6.4億、14nmと同じ物が3nmでは6.25%のサイズで作れる事になります。
実際には、トランジスタ密度は向上している物の、TSMCの3nm相当と言われる3Nで1mm2あたり2億くらいにしかなっていないようで、以前と比べた微細化の技術進歩はゆっくりとした物になっている状況があります。
そんな中で、物理的なサイズとはかけ離れた何かのサイズを表示しているわけではない数値の利用を、インテルが止める事を2021年7月25日に発表しました。
今後はオングストローム(angstrom)を使ったIntel 20Aのプロセスを2024年に投入する予定で、それまではIntel 7、Intel 4、Intel 3というプロセスを使うようです。従来の表記法ではTSMCよりかなり遅れているように見えましたが、名称変更から2年ほどの2023年で追いついているように見えることになります。
TSMCやSamsungもプロセスルールの表記を変更し、ナノメートルという表記からは距離を置いています。
Intelによる微細化技術の進歩がわかる動画
製造プロセスの導入年と表記一覧
2017年
TSMC 10nm
Samsung 10nm
2018年
Intel 10nm (Cannon Lake)
TSMC 7nm
Samsung 7nm
2019年
Intel 10nm (Ice Lake)
2020年
Intel SuperFin 10nm (Tigar Lake)
TSMC N5 (5nm)
2021年
Intel 7 (Enhanced SuperFin 10nm)
2022年
Intel 4 (7nm)?
TSMC N3 (3nm)?
2023年
Intel 3?
2024年
Intel 20A?
2025年
Intel 18A?
